解扰电路之电路设计论文

同步扰码的实质是让输入比特与随机数产生器所产生的一位随机比特进行异或来产生扰码的输出比特，其原理如图1所示。JESD204B协议规定的扰码方式需采用自同步扰码方式，自同步的扰码与解扰电路结构如图2所示。可见，对于自同步串行扰码，每次扰码输出都是由移位寄存器第13位和第14位比特进行异或，得到的结果再与输入比特值进行异或而得到的。由于传输层数据成帧之后，往往是以8位或16位数据进行并行传输的，所以必须在串行扰码的基础上，设计8位并行或16位并行的扰码与解扰电路。下面将在串行扰码表达式的基础上推导并行扰码的逻辑表达式。串行扰码每次只处理一个比特。在每个时钟周期，移位寄存器只移一位［3］。对于串行扰码，假设此刻输入比特是bn，输出比特是an，则移位寄存器s0中存储的比特是an－1，依此类推移位寄存器s14中存储的比特是an－15，因此an=bn+an－14+an－15。则下一个时刻的输入比特是bn+1，输出比特是an+1，此时移位寄存器s14中存储的比特是an－14，因此an+1=bn+1+an－13+an－14。由上面两组公式可以看出，只要保证扰码器和解扰器中对应的各个移位寄存器中的值相同即可，即扰码器的移位寄存器状态与解扰器的移位寄存器状态必须达到同步。由于协议中并没有规定移位寄存器的初始值，所以要解决解扰器输出与移位寄存器初始状态值有关的问题。为了不让解扰电路的输出与初始状态值有关，便于收发两端的同步，下面给出一种改进的并行扰码与解扰电路结构。

2改进的并行扰码与解扰电路

前面已经提到，协议规定的扰码与解扰模块位于数据传输层和数据链路层之间，在传输层数据成帧的过程中，发射器为了与接收器之间达到同步会在用户数据前发送编码数据同步序列和初始通道校准序列，协议要求在这两种序列发送的过程中是不能进行扰码的，在此过程中扰码器和解扰器处于非工作状态。另一方面，在用户数据到达后，扰码器和解扰器要开始工作，如果此时扰码器与解扰器中移位寄存器的初始状态值不同，会导致接收端不能正确恢复用户数据前两个字节值［4］。为了避免前两个字节值的丢失，在扰码器与解扰器的移位寄存器同步之前，用户数据前两个字节可以在无扰码操作的情况下传输，两个字节之后，扰码器与解扰器移位寄存器的状态就会由用户数据的前两个字节所确定，这时能够保证达到同步状态。基于以上考虑，提出一种带使能信号的改进扰码与解扰电路结构［4］，如图3所示。此时扰码器和解扰器都加入了一个使能控制信号。当en信号为低电平时，输入不经扰码直接输出;同理在接收端也不用解扰。两个字节之后，扰码器和解扰器移位寄存器中的状态都是由输入决定的确定值，此时可将en信号电平拉高，进行正常的扰码与解扰操作。

3仿真结果

用MODELSIM软件对设计的并行扰码和解扰电路进行了功能仿真。把扰码电路和解扰电路串联起来进行了仿真，仿真结果如图4和图5所示。由仿真结果看出，无论是8位并行扰码还是16位并行扰码，前两个字节都没有被扰码，当然也没有被解扰，此时扰码器的输出和解扰器的输出是相同的。从第3个字节开始，扰码器和解扰器就进行了正常的扰码与解扰。这样的输出结果正是协议的规范和要求。而解扰器的输出与扰码器的输入是完全相同的，从而证明了电路扰码和解扰功能的正确性。用DesignCompiler软件对设计进行综合，得到电路在面积、动态功耗、弛豫时间等方面的结果，如表1所示。由以上综合结果可以看出，该电路功耗很低，至少可以运行于较高频率，满足协议对加扰电路的速度要求。

4总结

根据JESD204B协议详细分析了串、并行扰码与解扰原理。针对解扰电路的输出与移位寄存器的初始状态值有关，提出了一种带使能信号的改进的扰码与解扰电路设计，并进行了Verilog实现。MODELSIM仿真和DesignCompiler综合表明了电路功能的正确性，电路性能指标也达到了协议要求。本文对JESD204B协议中的扰码和解扰电路设计有一定参考作用。