原创论文：以FPGA为核心实现继电保护装置：暂态保护--多种小波基实时处理多路采样值 2

4.3 仿真结果

用系统函数将第1、2层分解的结果打印出来，导入Excel表格，显示其波形，得到8（种小波基）x7（种采样值）组波形，每组包括采样值原始波形、第1级分解得到的小波系数、第2级分解得到的小波系数。限于篇幅，此处仅提供了两组小波分析结果。如图3、4所示。

图3 文中8种小波基对Uo（“间断点编码”为111）进行第1级Mallat分解得到的小波系数波形

图4 文中7路输入采样值（以间断点编码进行区分）经由meyer小波第2级Mallat分解得到的小波系数波形

5 模块运算速度、芯片资源占用情况

图5、6为仿真波形截图。如图所示，每次读取7个缓冲区各1个数据并全部输入通道的时间间隔是2us，即采样频率为500kHz。对于阶数最多的meyer小波基，第2层分解的第1个有效数据输出是在628us时刻。所以，即使是采用阶数最多的小波基，完成7路采样值处理的耗时也在500us以内，而由于8个通道是完全并行运行的，因此完成8x7x2路数据处理的耗时也在500us以内。

由于不能获得以DSP为核心的小波分析运算速度指标，所以笔者无法进行横向比较。曾经用DSP实现小波分析的读者请参照所采用的小波基的种类数（M）、所处理采样值的路数（N）、Mallat分解的阶数（U）、所选小波基对应的FIR滤波器阶数、最终实现的运算速度自行加以对比。

在ISE环境下对本模块进行综合、布局、布线，在采用Xilinx的中等性能产品系列中速度最慢、运算资源最少的芯片kc7k70t-3fbg676的情况下，最终得到的结果是可以运行在200MHz以上，满足3.2节中调用IP时的要求。片内主要硬件资源的占用比例：Slice Registers，15%；Slice LUTs，27%；occupied Slices，40%；RAM块，32%；DSP硬核，30% 。

必须指出的是，本文所做工作的目的在于验证可行性、性能优势，而非寻找最优解。后续参与此方向研究的专家，尤其是经验更丰富的FPGA应用研发设计师，在保护算法设计师提供的约束条件的协助下，应该能找到性能、成本更趋近于最优解的具体实施方案。

6 对继电保护算法研究的建议

以本文提供的模块为技术基础，建议考虑设计基于如下策略的继电保护原始算法：

策略1（继承+发展）：基于电力系统故障分析，在传统的基于单小波基Mallat分解所作出判断（通常基于模极大值越限）的基础上，简单复制、扩展为多种小波基运算（1 -> M），然后利用各路已有的原本用于生成动作信号的判断结果（处理相同的多路采样值集合、采用不同的小波基）进行综合判断，例如条件约束、加权求和+门限判断、逻辑组合、基于历史数据及历史特征量的约束等，形成最终的单一判断结果，以此为根据生成动作信号。

策略2（原始创新）：基于电力系统故障分析，直接利用上述MxN路的U阶Mallat分解得到的MxNxU路小波系数进行特征量提取（不局限于模极大值）、综合判断，例如条件约束、加权（可考虑采用由模极大值以外的特征量决定的正、负权重）求和+门限判断、逻辑组合、基于历史数据及历史特征量的约束等，形成最终的单一判断结果，以此为根据生成动作信号。

在实现这两类策略的过程中，基于“以硬件资源换性能”的理念[2]，FPGA强大的运算能力将成为具有决定性的技术基础。

7 结语

在此引用敝文《以FPGA为核心实现继电保护装置的片内系统架构及保护算法实现策略》结语部分的内容[2]：

“以FPGA为核心实现继电保护装置，将CPU、DSP架构下的‘运算能力天花板’抬升到了前所未有的高度，为各种新算法的开发、实现提供了坚实的基础。采取‘以硬件资源换性能’的策略提高保护装置的性能，需要各方面技术人员的通力协作，尤其需要保护算法设计师在设计理念上进行一定程度的调整，需要电力系统故障分析师、保护算法设计师、FPGA应用研发设计师、PCB设计师密切配合，甚至可能需要借鉴大型机系统架构设计师的经验，需要多方协作进行大量的理论探索、算法研究、实践验证，不可能一蹴而就。

事实上，这个过程在技术上必将是困难重重、成本高昂的。而且，由于其将在很大程度上改变继电保护行业现有的技术格局、产业格局，从而必将面对来自方方面面的阻力。尽管如此，正如历史上一再上演的由技术手段突破导致的产业变革一样，这一变革将是不可阻挡的。因为，一旦有企业率先取得成功，其产品将在性能上取得显著的优势，从而迫使其他企业在技术跟进与退出市场之间做出选择。”

参考文献：

1. 《小波分析在电力系统暂态信号处理中的应用》，何正友，中国电力出版社，2011年

2. 《以FPGA为核心实现继电保护装置的片内系统架构及保护算法实现策略》，林伟，2014年6、7月发布于各大电力论坛。